FPGA开发教程：[2]新建和编写verilog程序

1、按照上一节的讲课内容新建工程。通过菜单file-new--选择verilog HDL File，在工程中添加verilog文件。

2、在打开的文件中编辑输入verilog程序。有两种方式，一种是通过在空白处，右键鼠标，选择Insert Templates，可直接插入模版，然后进行编辑和修改。

3、另一种是不使用插入模版的方式，直接手动输入。具体的verilog可参考有关资料，随便找一个完整的module都可以做例子练习。

4、然后保存文件，保存的文件名字必须和module名字相同，保存时可以选择添加文件到工程，如果该步没有选择添加到工程，也可由在工程浏览器中右键添加文件。

5、如果出现模块调用的情况时，可以把模块放在一个verilog文件中，但保存的文件名也要和其中一个module名字相同

6、编写完成后，将其设置为顶层文件，project --set as top level entiey.然后开始compile，compile后会出现report，可以通过报告了解资源使用情况，如果有了错误，进行修改重新compile。